HBM3 a tout mis en place, seule la norme est finalisée
HBM3
De l'ère du PC à l'ère du mobile et de l'IA, l'architecture de la puce est également passée d'une architecture centrée sur le processeur à une centrée sur les données. Le test apporté par l'IA comprend non seulement la puissance de calcul de la puce, mais également la bande passante mémoire. Même si les taux de DDR et de GDDR sont relativement élevés, de nombreux algorithmes d'IA et réseaux de neurones ont rencontré à plusieurs reprises des limitations de bande passante mémoire. HBM, qui se concentre sur une large bande passante, est devenu la DRAM préférée pour les puces hautes performances telles que les centres de données et le HPC. .
À l'heure actuelle, JEDEC n'a pas encore donné le projet final de la norme HBM3, mais les fournisseurs de propriété intellectuelle participant aux travaux de formulation de la norme ont déjà fait des préparatifs. Il n'y a pas si longtemps, Rambus a été le premier à annoncer un sous-système de mémoire prenant en charge HBM3. Récemment, Synopsys a également annoncé la première solution complète d'IP et de vérification HBM3 de l'industrie.
Les fournisseurs d'IP passent en premier
En juin de cette année, Taiwan Creative Electronics a lancé une plate-forme AI/HPC/réseau basée sur la technologie CoWoS de TSMC, équipée d'un contrôleur HBM3 et d'une IP PHY, avec une vitesse d'E/S pouvant atteindre 7,2 Gbit/s. Creative Electronics demande également un brevet de câblage d'interposeur, qui prend en charge le câblage en zigzag à n'importe quel angle, et peut diviser l'IP HBM3 en deux SoC à utiliser.
La solution IP HBM3 complète annoncée par Synopsys fournit un contrôleur, un PHY et une IP de vérification pour un système de package multi-puces 2.5D, affirmant que les concepteurs peuvent utiliser de la mémoire avec une faible consommation d'énergie et une plus grande bande passante dans le SoC. Le contrôleur DesignWare HBM3 et l'IP PHY de Synopsys sont basés sur l'IP HBM2E éprouvée sur puce, tandis que l'IP PHY HBM3 est basé sur le processus 5 nm. Le débit par broche peut atteindre 7200 Mbps, et la bande passante mémoire peut être augmentée jusqu'à 921 Go/s .
Bonus de forfait
Ce qui précède ne concerne que les données du HBM monocouche. Après avoir empilé 2 ou 4 couches dans un emballage 2.5D, la bande passante de la mémoire sera doublée. Prenons l'exemple de l'accélérateur A100 de Nvidia. La première version 80 Go de Nvidia utilise un HBM2 à 4 couches pour atteindre une bande passante de 1,6 To/s. Après cela, une version HBM2E à 5 couches a été introduite pour augmenter encore la bande passante à 2 To/s. Et ce type de performances de bande passante peut être atteint avec seulement 2 couches de HBM3, et la configuration des 4e et 5e couches est la spécification de mémoire existante sur le supermarché éloigné.
De plus, la méthode logique + HBM n'est plus nouvelle et de nombreuses puces GPU et serveurs ont adopté des conceptions similaires. Cependant, alors que les usines continuent de faire des efforts dans la technologie d'emballage 2.5D, le nombre de HBM sur une seule puce augmente également. Par exemple, la technologie TSMC CoWoS mentionnée ci-dessus peut intégrer plus de 4 HBM dans la puce SoC. Le P100 de Nvidia intègre 4 HBM2, tandis que le processeur vectoriel Sx-Aurora de NEC intègre 6 HBM2.
Samsung développe également la nouvelle génération de technologie de packaging I-Cube 2.5D. En plus de supporter l'intégration de 4 à 6 HBM, il développe également une solution I-Cube 8 avec deux puces logiques + 8 HBM. Technologie d'emballage 2.5D similaire et EMIB d'Intel, mais HBM est principalement utilisé dans son FPGA Agilex.
Remarques finales
À l'heure actuelle, Micron, Samsung, SK Hynix et d'autres fabricants de mémoire suivent déjà cette nouvelle norme DRAM. Le concepteur de SoC Socionext a coopéré avec Synopsys pour introduire HBM3 dans sa conception multi-puces, en plus de l'architecture x86 qui doit être prise en charge. , la plate-forme Neoverse N2 d'Arm a également prévu de prendre en charge HBM3, et le SoC RISC-V de SiFive a également ajouté HBM3 IP. Mais même si JEDEC n'est pas "bloqué" et a publié la norme officielle HBM3 à la fin de l'année, nous devrons peut-être attendre le second semestre 2022 pour voir des produits liés à HBM3 disponibles.
Tout le monde a vu HBM2/2E sur de nombreuses puces hautes performances, en particulier les applications de centre de données, telles que Tesla P100/V100 de NVIDIA, Radeon Instinct MI25 d'AMD, le processeur de réseau neuronal Nervana d'Intel et le TPU v2 de Google et bien d'autres.
Les applications grand public semblent s'éloigner de HBM. Dans le passé, les Radeon RxVega64/Vega 56 d'AMD et KabyLake-G d'Intel utilisaient les produits graphiques de HBM, et des niveaux encore plus élevés incluent les Quaddro GP100/GV100 et AMD de Nvidia. GPU graphiques professionnels comme Radeon Pro WX.
Aujourd'hui, ces produits utilisent tous la DRAM GDDR. Après tout, il n'y a pas de goulot d'étranglement de bande passante dans les applications grand public. Au contraire, la vitesse et le coût sont les plus appréciés par les fabricants de puces. Cependant, HBM3 mentionne les avantages d'une bande passante plus large et d'une efficacité plus élevée. pas réduire les coûts.
