HBM3 có tất cả mọi thứ, chỉ có tiêu chuẩn được hoàn thiện
HBM3
Từ kỷ nguyên PC sang kỷ nguyên di động và AI, kiến ​​trúc của chip cũng chuyển từ tập trung vào CPU sang tập trung vào dữ liệu. Bài kiểm tra do AI mang lại không chỉ bao gồm sức mạnh tính toán của chip mà còn cả băng thông bộ nhớ. Mặc dù tỷ lệ DDR và ​​GDDR tương đối cao, nhiều thuật toán AI và mạng nơ-ron đã nhiều lần gặp phải giới hạn băng thông bộ nhớ. HBM, tập trung vào băng thông lớn, đã trở thành DRAM được ưa thích cho các chip hiệu năng cao như trung tâm dữ liệu và HPC. .

Hiện tại, JEDEC vẫn chưa đưa ra bản dự thảo cuối cùng của tiêu chuẩn HBM3, nhưng các nhà cung cấp SHTT tham gia vào công việc xây dựng tiêu chuẩn đã chuẩn bị. Cách đây không lâu, Rambus là hãng đầu tiên công bố hệ thống con bộ nhớ hỗ trợ HBM3. Gần đây, Synopsys cũng đã công bố giải pháp xác minh và IP HBM3 hoàn chỉnh đầu tiên trong ngành.

Các nhà cung cấp IP đi trước

Vào tháng 6 năm nay, Taiwan Creative Electronics đã phát hành nền tảng AI / HPC / mạng dựa trên công nghệ TSMC’s CoWoS, được trang bị bộ điều khiển HBM3 và PHY IP, với tốc độ I / O lên đến 7,2Gbps. Creative Electronics cũng đang đăng ký bằng sáng chế về hệ thống dây interposer, hỗ trợ đi dây ngoằn ngoèo ở mọi góc độ và có thể chia IP HBM3 thành hai SoC để sử dụng.

Giải pháp HBM3 IP hoàn chỉnh do Synopsys công bố cung cấp bộ điều khiển, PHY và IP xác minh cho hệ thống gói đa chip 2,5D, tuyên bố rằng các nhà thiết kế có thể sử dụng bộ nhớ với mức tiêu thụ điện năng thấp và băng thông lớn hơn trong SoC. Bộ điều khiển DesignWare HBM3 của Synopsys và PHY IP dựa trên IP HBM2E đã được chứng minh bởi chip, trong khi HBM3 PHY IP dựa trên quy trình 5nm. Tốc độ trên mỗi chân có thể đạt 7200 Mbps và băng thông bộ nhớ có thể tăng lên 921GB / s .

Gói thưởng

Trên đây chỉ là dữ liệu của HBM lớp đơn, sau khi xếp chồng 2 hoặc 4 lớp qua bao bì 2.5D thì băng thông bộ nhớ sẽ được nhân đôi. Lấy ví dụ về bộ tăng tốc A100 của Nvidia. Phiên bản 80GB đầu tiên của Nvidia sử dụng HBM2 4 lớp để đạt được băng thông 1,6TB / s. Sau đó, phiên bản HBM2E 5 lớp đã được giới thiệu để tăng thêm băng thông lên 2TB / s. Và loại hiệu suất băng thông này có thể đạt được chỉ với 2 lớp HBM3, và cấu hình của lớp thứ 4 và thứ 5 là thông số kỹ thuật bộ nhớ hiện có trên siêu thị xa.

Ngoài ra, phương pháp logic + HBM không còn mới nữa và nhiều chip GPU và máy chủ đã áp dụng các thiết kế tương tự. Tuy nhiên, khi các fabs tiếp tục nỗ lực trong công nghệ đóng gói 2.5D, số lượng HBM trên một chip cũng đang tăng lên. Ví dụ, công nghệ TSMC CoWoS được đề cập ở trên có thể tích hợp hơn 4 HBM trong chip SoC.Nvidia’s P100 tích hợp 4 HBM2, trong khi bộ xử lý vector NEC’s Sx-Aurora tích hợp 6 HBM2.

Samsung cũng đang phát triển công nghệ đóng gói I-Cube 2.5D thế hệ tiếp theo, ngoài việc hỗ trợ tích hợp 4 đến 6 HBM, hãng cũng đang phát triển giải pháp I-Cube 8 với hai chip logic + 8 HBM. Công nghệ đóng gói 2.5D tương tự và EMIB của Intel, nhưng HBM chủ yếu được sử dụng trong Agilex FPGA của nó.

Kết luận

Hiện tại, Micron, Samsung, SK Hynix và các nhà sản xuất bộ nhớ khác đã theo đuổi tiêu chuẩn DRAM mới này. Nhà thiết kế SoC Socionext đã hợp tác với Synopsys để giới thiệu HBM3 trong thiết kế đa chip, ngoài kiến ​​trúc x86 phải được hỗ trợ. , Nền tảng Neoverse N2 của Arm cũng đã lên kế hoạch hỗ trợ HBM3 và SoC RISC-V của SiFive cũng đã thêm HBM3 IP. Nhưng ngay cả khi JEDEC không "kẹt" và phát hành chuẩn HBM3 chính thức vào cuối năm, chúng ta có thể phải đợi đến nửa cuối năm 2022 mới thấy các sản phẩm liên quan đến HBM3 ra mắt.

Mọi người đều đã thấy HBM2 / 2E trên nhiều chip hiệu suất cao, đặc biệt là các ứng dụng trung tâm dữ liệu, chẳng hạn như NVIDIA’s Tesla P100 / V100, AMD’s Radeon Instinct MI25, bộ xử lý mạng thần kinh Intel’s Nervana, TPU v2 của Google và nhiều hơn nữa.

Các ứng dụng cấp dành cho người tiêu dùng dường như đang dần rời xa HBM. Trước đây, AMD’s Radeon RxVega64 / Vega 56 và Intel’s KabyLake-G đã sử dụng các sản phẩm đồ họa của HBM và các cấp độ cao hơn nữa bao gồm Nvidia’s Quaddro GP100 / GV100 và AMD. GPU đồ họa chuyên nghiệp như Radeon Pro WX.

Ngày nay các sản phẩm này đều sử dụng GDDR DRAM nên không có hiện tượng nghẽn băng thông trong các ứng dụng tiêu dùng mà ngược lại, tốc độ và chi phí được các nhà sản xuất chip coi trọng nhất. Tuy nhiên, HBM3 đề cập đến lợi thế của băng thông lớn hơn và hiệu quả cao hơn. không giảm chi phí.