HBM3 hat alles an Ort und Stelle, nur der Standard ist finalisiert
HBM3
Von der PC-Ära zur Mobil- und KI-Ära hat sich auch die Architektur des Chips von CPU-zentriert zu Datenzentriert entwickelt. Der von KI gebrachte Test umfasst nicht nur die Rechenleistung der Chips, sondern auch die Speicherbandbreite. Obwohl die DDR- und GDDR-Raten relativ hoch sind, sind viele KI-Algorithmen und neuronale Netze immer wieder auf Einschränkungen der Speicherbandbreite gestoßen. HBM, das sich auf große Bandbreiten konzentriert, hat sich zum bevorzugten DRAM für Hochleistungschips wie Rechenzentren und HPC entwickelt .

Den endgültigen Entwurf des HBM3-Standards hat JEDEC derzeit noch nicht vorgelegt, aber die an der Standardformulierung beteiligten IP-Anbieter haben bereits Vorbereitungen getroffen. Vor nicht allzu langer Zeit hat Rambus als erster Anbieter ein Speichersubsystem angekündigt, das HBM3 unterstützt, und vor kurzem hat Synopsys auch die branchenweit erste vollständige HBM3-IP- und Verifikationslösung angekündigt.

IP-Anbieter gehen zuerst

Im Juni dieses Jahres veröffentlichte Taiwan Creative Electronics eine AI/HPC/Netzwerkplattform basierend auf der CoWoS-Technologie von TSMC, ausgestattet mit einem HBM3-Controller und PHY IP, mit einer E/A-Geschwindigkeit von bis zu 7,2 Gbit/s. Creative Electronics beantragt auch ein Patent für die Interposer-Verkabelung, das Zickzack-Verkabelung in jedem Winkel unterstützt und das HBM3-IP zur Verwendung in zwei SoCs aufteilen kann.

Die von Synopsys angekündigte vollständige HBM3-IP-Lösung bietet Controller, PHY und Verifikations-IP für ein 2,5D-Multi-Chip-Package-System und behauptet, dass Designer Speicher mit geringem Stromverbrauch und größerer Bandbreite im SoC verwenden können. Der DesignWare HBM3-Controller und die PHY-IP von Synopsys basieren auf der chiperprobten HBM2E-IP, während die HBM3-PHY-IP auf dem 5-nm-Verfahren basiert. Die Rate pro Pin kann 7200 Mbit/s erreichen und die Speicherbandbreite kann auf 921 GB/s erhöht werden .

Paketbonus

Dies sind nur die Daten von Single-Layer-HBM.Nach dem Stapeln von 2 oder 4 Layern durch 2.5D-Packaging wird die Speicherbandbreite verdoppelt. Beispiel Nvidias A100-Beschleuniger: Die erste 80-GB-Version von Nvidia verwendet einen 4-Layer-HBM2, um eine Bandbreite von 1,6 TB/s zu erreichen, danach wurde eine 5-Layer-HBM2E-Version eingeführt, um die Bandbreite weiter auf 2 TB/s zu erhöhen. Und diese Art von Bandbreitenleistung kann mit nur 2 Schichten von HBM3 erreicht werden, und die Konfiguration der 4. und 5. Schicht ist die vorhandene Speicherspezifikation im fernen Supermarkt.

Darüber hinaus ist die Logik + HBM-Methode nicht mehr neu und viele GPU- und Serverchips haben ähnliche Designs übernommen. Da sich die Fabs jedoch weiterhin um die 2,5D-Packaging-Technologie bemühen, steigt auch die Anzahl der HBMs auf einem einzigen Chip. Beispielsweise kann die oben erwähnte TSMC CoWoS-Technologie mehr als 4 HBMs in den SoC-Chip integrieren, Nvidias P100 integriert 4 HBM2, während der Sx-Aurora-Vektorprozessor von NEC 6 HBM2 integriert.

Samsung entwickelt auch die nächste Generation der I-Cube 2.5D-Packaging-Technologie und unterstützt neben der Integration von 4 bis 6 HBMs auch eine I-Cube 8-Lösung mit zwei Logikchips + 8 HBMs. Ähnliche 2.5D-Packaging-Technologie und Intels EMIB, aber HBM wird hauptsächlich in seinem Agilex FPGA verwendet.

Abschließende Bemerkungen

Derzeit verfolgen Micron, Samsung, SK Hynix und andere Speicherhersteller bereits diesen neuen DRAM-Standard.SoC-Designer Socionext hat in Zusammenarbeit mit Synopsys HBM3 in seinem Multi-Chip-Design eingeführt, zusätzlich zu der zu unterstützenden x86-Architektur. , Arms Neoverse N2-Plattform soll auch HBM3 unterstützen, und SiFives RISC-V SoC hat auch HBM3 IP hinzugefügt. Aber selbst wenn JEDEC nicht "feststeckt" und den offiziellen HBM3-Standard Ende des Jahres veröffentlicht hat, müssen wir möglicherweise bis zur zweiten Hälfte des Jahres 2022 warten, bis HBM3-bezogene Produkte verfügbar sind.

Jeder hat HBM2/2E auf vielen Hochleistungschips gesehen, insbesondere in Rechenzentrumsanwendungen wie NVIDIAs Tesla P100/V100, AMDs Radeon Instinct MI25, Intels Nervana neuronalem Netzwerkprozessor und Googles TPU v2 und vielen mehr.

Consumer-Level-Anwendungen scheinen von HBM abzudriften: In der Vergangenheit nutzten AMDs Radeon RxVega64/Vega 56 und Intels KabyLake-G die Grafikprodukte von HBM, noch höhere Levels sind Nvidias Quaddro GP100/GV100 und AMD.Professionelle Grafik-GPUs wie Radeon Pro WX.

Heute verwenden diese Produkte alle GDDR-DRAM. Schließlich gibt es keinen Bandbreitenengpass in Consumer-Anwendungen. Im Gegenteil, die Geschwindigkeit und die Kosten werden von den Chipherstellern am meisten geschätzt. HBM3 erwähnt jedoch die Vorteile der größeren Bandbreite und der höheren Effizienz Kosten nicht senken.