Más allá de Moore, el camino de Samsung hacia la integración heterogénea
Integración heterogénea de Samsung Moore
En el SamsungFoundry Forum celebrado recientemente en 2021, Samsung reveló el nuevo progreso de la tecnología de proceso de 2/3 nm y lanzó públicamente un nuevo proceso de 17 nm. MoonSoo Kang, vicepresidente de estrategia de marketing de Samsung, también anunció el plan de Samsung para la integración heterogénea y cómo agregar otra "dimensión" a la Ley de Moore para los socios de la industria.
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Comparación de los cambios de área entre las GPU emblemáticas y los chips móviles / Samsung

Durante décadas, la industria de los semiconductores ha promovido incansablemente la Ley de Moore, utilizando procesos más avanzados para lograr más transistores. Esto es lo que a menudo llamamos la solución de "continuación de Moore", y también es la mayor fuerza impulsora para la innovación continua en la actual campos de computación y circuitos fuerza.
A pesar de la continuación de la Ley de Moore, el área de chips aún se está expandiendo. Por ejemplo, la GPU, que ha estado buscando potencia de cómputo, se está acercando al límite del tamaño de la máscara. Junto con el aumento en la cantidad de transistores, el costo de diseño y producción de chips ha aumentado sin cesar. A los ojos de muchas personas, depender únicamente de "Continuación de Moore" ya no es una solución técnica y rentable.

Al mismo tiempo, se integran más funciones y características en un solo chip, pero no existe un proceso único que pueda satisfacer las necesidades de todas las funciones diferentes, como analógica, radiofrecuencia, alto voltaje, etc., incluso si puede ser cumplido, no puede lograr un excelente rendimiento y equilibrio de costos. El programa "Continuación de Moore" es impotente frente a tales desafíos, por lo que ha surgido el programa "Moore extendido" de integración heterogénea. Mediante la complementación de los dos programas, lograremos conjuntamente "Beyond Moore".

Chiplet: un salvador para reducir costos y aumentar el rendimiento

Con la adición de más funciones a un solo chip, incluso si continúa la Ley de Moore, su área de chip sigue aumentando. Usar el mismo nodo de proceso para todos los bloques de diseño con diferentes funciones se ha convertido en una opción de compensación. Afortunadamente, Chiplet ahora es un salvador. Apareció. Dividir un trozo grande de troquel en chiplets más pequeños y utilizar el proceso de fabricación óptimo para cada chiplet puede aumentar significativamente el rendimiento de todo el chip y reducir los costos de producción. Por ejemplo, algunas IP de interfaz específicas no se optimizarán en área o rendimiento debido al uso de procesos de fabricación avanzados. El uso de procesos de fabricación maduros y procesos de fabricación personalizados dedicados para estas IP puede lograr costos más bajos y un mejor rendimiento.
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Solución Chiplet / Samsung

Otra solución factible es el diseño y la fabricación modular, que consiste en reutilizar el mismo chiplet de componentes. Muchos módulos IP se pueden reutilizar como chiplets. Solo las otras partes del chip deben rediseñarse y producirse. Esto reduce significativamente el costo de diseño, desarrollo y producción, y los fabricantes de chips pueden usar esto para lograr iteraciones de productos más rápido.

X-Cube: integración 3D vertical

La integración heterogénea no es solo por consideraciones de costo y rendimiento, sino que también puede mejorar aún más el rendimiento del chip. En los diseños 2D tradicionales, la ruta de la señal tiene varios milímetros de largo. Bajo la integración 3D, el apilamiento de chips puede reducir la ruta de la señal a unas pocas micras, mejorando en gran medida el retardo del chip. Además, el mejor espaciado en línea en la integración 3D puede lograr un mayor ancho de banda y mejorar aún más el rendimiento del chip.

Ya en 2014, Samsung se dio cuenta del apilamiento 3D de una amplia memoria IO y un procesador de aplicaciones móviles por primera vez, que es la tecnología Widcon de Samsung. Posteriormente, la tecnología de apilamiento de chips 3D continuó desarrollándose y nació una serie de productos de memoria HBM. HBM se forma apilando DRAM y lógica, y conectando micro bumps y TSV. Es precisamente gracias a la tecnología de apilamiento 3D que Samsung pudo desarrollar un sensor de imagen CMOS de tres capas, que se compone de sensores de imagen, lógica y tres matrices diferentes de DRAM apiladas juntas.

En 2020, Samsung introdujo la tecnología X-Cube, que permite apilar verticalmente dos matrices de unidades lógicas para formar un solo chip 3D, que está conectado a TSV mediante micro golpes. X-Cube se divide en dos formas, las dos matrices están conectadas por micro golpes o unión directa de cobre.
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Hoja de ruta de X-Cube / Samsung

La primera generación de tecnología X-Cube (u-Bump) se basa principalmente en la conexión micro bump. Samsung ha lanzado TSV PDK para el proceso lógico de 7 nm, utilizando la estructura F2B, el tono del bump es 40um. También se ha lanzado el TSV PDK para 4 / 5nm, utilizando la estructura F2F, y el tono de golpe se reduce a 25um. La tecnología X-Cube de segunda generación (Bump-less), que todavía está en desarrollo, utiliza tecnología de unión directa de cobre y el tono se reduce a 4um.

Vale la pena mencionar que la ruta de la tecnología de apilamiento Foveros3D de Intel es aproximadamente la misma que la de Samsung X-Cube. El tono de golpe de los Foveros de primera generación está entre 36 um y 50 um, y la tecnología FoverosOmni de próxima generación también puede lograr un tono de golpe de 25 um. Foveros Direct, que todavía está en desarrollo, también utiliza un enlace de cobre directo, afirmando que el tono de golpe se reduce a menos de 10um.

En la arquitectura X-Cube anterior, el área del troquel inferior era más grande que la del troquel superior. Sin embargo, para satisfacer mejor los diferentes requisitos de los clientes para la partición de chips y la disipación de calor, Samsung también proporcionará una estructura donde la matriz superior es más grande que la matriz inferior en el futuro. En la actualidad, Samsung ha completado la verificación de SRAM apilada en 3D. Con el proceso de 7 nm, puede alcanzar un ancho de banda de 48,6 GB / s, así como un retardo de lectura de 7,2 ns y un retardo de escritura de 2,6 ns.

Además, Samsung también proporciona una tecnología diferenciada, ISC (Integrated Stacked Capacitor). Este capacitor aplica la estructura, el material y el proceso del capacitor de silicio que se han verificado en los productos DRAM de Samsung, y tiene una densidad de capacitancia de 1100nF / mm2, que puede mejorar efectivamente la integridad de la energía. El ISC de Samsung también ofrece una variedad de configuraciones diferentes, como el tipo discreto, el tipo de interposición de silicio y el tipo de pila de múltiples obleas para satisfacer las diferentes necesidades estructurales de los clientes. Se espera que ISC entre en la etapa de producción en masa en 2022.

I-Cube: combinación horizontal 2.5D

Por otro lado, para combinar chips horizontalmente, Samsung ha desarrollado la denominada tecnología 2.5D I-Cube, que integra celdas lógicas y múltiples HBM en el mismo intercalador de silicio. En la actualidad, Samsung ha logrado con éxito la producción en masa de un dado lógico + dos HBM I-Cube2, y uno de los productos terminados es el chip Kunlun AI de Baidu. El chip Kunlun AI de Baidu no solo utiliza el proceso de 14 nm de Samsung, sino también la tecnología I-CUBE 2 de Samsung.

I-Cube utiliza tecnología de preselección para realizar pruebas operativas en la etapa intermedia del empaque para mejorar el rendimiento. La tecnología también utiliza una estructura no encapsulada para lograr un mejor rendimiento de disipación de calor.Según Samsung, la eficiencia de disipación de calor de I-Cube es 4.5% más alta que la de la solución tradicional 2.5D. Además, en comparación con otras fundiciones, la tecnología I-Cube de Samsung tiene algunas ventajas. Por ejemplo, coopera con Samsung Memory y es la primera en utilizar las últimas soluciones de memoria.

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Esquema de I-Cube4 / Samsung
Samsung está planeando actualmente la producción en masa de I-Cube4 integrado con módulos 4HBM3, y 6 HBM I-Cube6 también está listo para la producción en masa. Se espera que el primero entre en producción en masa en 2022. Samsung incluso ha preparado una solución I-Cube8 con dos matrices lógicas + 8 HBM. Todavía se encuentra en la etapa de desarrollo y se espera que se lance oficialmente a fines de 2022.
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Soluciones de embalaje 2D a 3.5D / Samsung

Además de la tecnología IC 2D, 2.5D y 3D, Samsung también está desarrollando una nueva tecnología de empaquetado 3.5D. Este sistema en paquete también agregará una matriz DRAM o SRAM personalizada apilada para lograr un mayor rendimiento y densidad.

resumen

Al desarrollar un sistema en chip integrado 2.5D / 3D de varios chips o varios Chiplet, los diseñadores a menudo se encuentran con obstáculos técnicos que son raros en el diseño tradicional de un solo chip, como una interfaz IP adicional o un aumento potencial del consumo de energía. En este momento, Samsung, TSMC e Intel, que acaba de ingresar a IDM 2.0, también proporcionarán métodos y herramientas de diseño heterogéneos para ayudar a los diseñadores a superar estos desafíos. Bajo la tendencia general de integración heterogénea, las fundiciones también brindarán más modelos de servicio, agregando servicios de empaque, pruebas y diseño integral.