Jenseits von Moore, Samsungs Weg zur heterogenen Integration
Heterogene Integration von Samsung Moore
Auf dem kürzlich abgehaltenen SamsungFoundry Forum im Jahr 2021 enthüllte Samsung die neuen Fortschritte der 2/3-nm-Prozesstechnologie und veröffentlichte öffentlich einen neuen 17-nm-Prozess. MoonSoo Kang, Samsungs Vice President of Marketing Strategy, kündigte auch Samsungs Plan für eine heterogene Integration an und wie man Moores Gesetz für Industriepartner um eine weitere „Dimension“ erweitern kann.
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Vergleich der Flächenveränderungen zwischen Flaggschiff-GPUs und mobilen Chips / Samsung

Seit Jahrzehnten fördert die Halbleiterindustrie unablässig das Mooresche Gesetz, indem sie fortschrittlichere Verfahren verwendet, um mehr Transistoren zu erhalten. Dies wird oft als "Fortsetzung von Moore" bezeichnet und ist auch die größte treibende Kraft für kontinuierliche Innovation in der Gegenwart Rechen- und Schaltungsfelder Kraft.
Trotz der Fortsetzung des Mooreschen Gesetzes wächst der Chipbereich weiter, so nähert sich beispielsweise die GPU, die nach Rechenpower strebt, der Grenze der Maskengröße. In Verbindung mit der Zunahme der Anzahl von Transistoren sind die Kosten für das Chipdesign und die Produktion endlos gestiegen. Allein auf „Continuing Moore“ zu setzen, ist in den Augen vieler keine technisch und wirtschaftlich nachhaltige Lösung mehr.

Gleichzeitig sind mehr Funktionen und Features auf einem einzigen Chip integriert, aber es gibt keinen einzigen Prozess, der die Anforderungen aller unterschiedlichen Funktionen wie Analog, Radiofrequenz, Hochspannung usw. erfüllen kann, selbst wenn dies möglich ist erfüllt, kann es keine hervorragende Leistung und Kostenbalance erreichen. Das Programm „Fortsetzung von Moore“ steht solchen Herausforderungen hilflos gegenüber, so dass das „erweiterte Moore“-Programm der heterogenen Integration entstanden ist. Durch die Ergänzung der beiden Programme werden wir gemeinsam „Beyond Moore“ erreichen.

Chiplet: ein Retter zur Kostensenkung und Ertragssteigerung

Mit der Hinzufügung weiterer Funktionen zu einem einzelnen Chip, selbst wenn das Mooresche Gesetz fortgeführt wird, nimmt seine Chipfläche immer noch zu.Die Verwendung desselben Prozessknotens für alle Designblöcke mit unterschiedlichen Funktionen ist zu einer Offset-Wahl geworden.Glücklicherweise ist Chiplet jetzt ein Retter. Erschienen. Das Aufteilen eines großen Chipstücks in kleinere Chiplets und die Verwendung des optimalen Herstellungsverfahrens für jedes Chiplet kann die Ausbeute des gesamten Chips erheblich steigern und gleichzeitig die Produktionskosten senken. Beispielsweise werden einige spezifische Schnittstellen-IPs aufgrund der Verwendung fortschrittlicher Herstellungsverfahren hinsichtlich Fläche oder Leistung nicht optimiert.Durch die Verwendung ausgereifter Herstellungsverfahren und dedizierter kundenspezifischer Herstellungsprozesse für diese IPs können niedrigere Kosten und eine bessere Leistung erzielt werden.
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Chiplet-Lösung / Samsung

Eine andere praktikable Lösung ist die modulare Konstruktion und Herstellung, die darin besteht, das gleiche Komponenten-Chiplet wiederzuverwenden. Viele IP-Module können als Chiplets wiederverwendet werden, nur die anderen Teile des Chips müssen neu konstruiert und produziert werden, was die Kosten für Design, Entwicklung und Produktion deutlich reduziert und Chiphersteller nutzen können, um Produktiterationen schneller zu erreichen.

X-Cube: Vertikale 3D-Integration

Die heterogene Integration dient nicht nur Kosten- und Ertragsgesichtspunkten, sondern kann auch die Chipleistung weiter verbessern. Bei herkömmlichen 2D-Designs ist der Signalweg mehrere Millimeter lang. Bei der 3D-Integration kann das Stapeln von Chips den Signalpfad auf wenige Mikrometer reduzieren, wodurch die Chipverzögerung erheblich verbessert wird. Darüber hinaus kann durch den besseren Inline-Abstand bei der 3D-Integration eine höhere Bandbreite erreicht und die Chipleistung weiter verbessert werden.

Bereits 2014 realisierte Samsung erstmals das 3D-Stacking von Wide IO-Speicher und mobilem Anwendungsprozessor, also Samsungs Widcon-Technologie. Anschließend entwickelte sich die 3D-Chip-Stacking-Technologie weiter und eine Reihe von HBM-Speicherprodukten wurde geboren. HBM wird durch Stapeln von DRAM und Logik und Verbinden von Mikro-Bumps und TSVs gebildet. Gerade wegen der 3D-Stacking-Technologie konnte Samsung einen dreischichtigen CMOS-Bildsensor entwickeln, der aus Bildsensoren, Logik und DRAM drei verschiedene Die zusammen gestapelt besteht.

Im Jahr 2020 führte Samsung die X-Cube-Technologie ein, die es ermöglicht, zwei Logikeinheiten-Dies vertikal zu einem einzigen 3D-Chip zu stapeln, der durch Micro-Bumps mit TSV verbunden ist. X-Cube ist in zwei Formen unterteilt, die beiden Dies sind durch Microbumps oder Direct Copper Bonding verbunden.
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X-Cube-Roadmap / Samsung

Die erste Generation der X-Cube-Technologie (u-Bump) basiert hauptsächlich auf Mikro-Bump-Verbindungen Samsung hat TSV-PDK für den 7-nm-Logikprozess veröffentlicht, der eine F2B-Struktur verwendet, der Bump-Pitch beträgt 40 um. Das TSV PDK für 4/5nm wurde ebenfalls mit der F2F-Struktur veröffentlicht und der Bump-Pitch wurde auf 25um reduziert. Die X-Cube-Technologie der zweiten Generation (Bump-less), die sich noch in der Entwicklung befindet, verwendet die Direct Copper Bonding-Technologie und der Pitch wird auf 4 um reduziert.

Es ist erwähnenswert, dass Intels Foveros3D-Stacking-Technologie-Route in etwa die gleiche ist wie die von Samsung X-Cube. Der Bump-Pitch der Foveros der ersten Generation liegt zwischen 36um und 50um, und die FoverosOmni-Technologie der nächsten Generation kann auch einen Bump-Pitch von 25um erreichen. Foveros Direct, das sich noch in der Entwicklung befindet, verwendet ebenfalls direktes Kupferbonden und behauptet, dass der Bump-Pitch auf weniger als 10 um reduziert wird.

In der bisherigen X-Cube-Architektur war die Fläche des unteren Die größer als die des oberen Die. Um jedoch die unterschiedlichen Anforderungen der Kunden an die Chippartitionierung und Wärmeableitung besser erfüllen zu können, wird Samsung auch eine Struktur bereitstellen, bei der die obere Matrize ist in Zukunft größer als die untere Matrize. . Derzeit hat Samsung die Verifikation von 3D-Stacked SRAM abgeschlossen, das im 7-nm-Verfahren eine Bandbreite von 48,6 GB/s sowie eine Leseverzögerung von 7,2 ns und eine Schreibverzögerung von 2,6 ns erreichen kann.

Darüber hinaus bietet Samsung auch eine differenzierte Technologie an, ISC (Integrated Stacked Capacitor). Dieser Kondensator verwendet die Siliziumkondensatorstruktur, das Material und den Prozess, die in Samsung DRAM-Produkten verifiziert wurden, und hat eine Kapazitätsdichte von 1100 nF/mm2, die die Leistungsintegrität effektiv verbessern kann. Samsungs ISC bietet auch eine Vielzahl unterschiedlicher Konfigurationen, wie diskreter Typ, Silizium-Interposer-Typ und Multi-Wafer-Stack-Typ, um den unterschiedlichen strukturellen Anforderungen der Kunden gerecht zu werden. ISC wird voraussichtlich 2022 in die Massenproduktionsphase eintreten.

I-Cube: Horizontale 2.5D-Kombination

Um hingegen Chips horizontal zu kombinieren, hat Samsung die sogenannte 2.5D-Technologie I-Cube entwickelt, die Logikzellen und mehrere HBMs auf demselben Silizium-Interposer integriert. Gegenwärtig hat Samsung erfolgreich die Massenproduktion von einem Logikchip + zwei HBM I-Cube2 erreicht, und eines der fertigen Produkte ist Baidus Kunlun AI-Chip. Baidus Kunlun AI-Chip verwendet nicht nur den 14-nm-Prozess von Samsung, sondern auch die I-CUBE 2-Technologie von Samsung.

I-Cube verwendet eine Pre-Screening-Technologie, um Betriebstests in der Zwischenphase der Verpackung durchzuführen, um die Ausbeute zu verbessern. Die Technologie verwendet auch eine ungekapselte Struktur, um eine bessere Wärmeableitungsleistung zu erzielen. Laut Samsung ist die Wärmeableitungseffizienz von I-Cube 4,5% höher als die der traditionellen 2,5D-Lösung. Zudem hat Samsungs I-Cube-Technologie im Vergleich zu anderen Foundries einige Vorteile: Sie kooperiert beispielsweise mit Samsung Memory und setzt als Erster neueste Speicherlösungen ein.

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I-Cube4 Schaltplan / Samsung
Samsung plant derzeit die Massenproduktion von I-Cube4 integriert mit 4HBM3-Modulen, und 6 HBM I-Cube6 sind ebenfalls bereit für die Massenproduktion, ersterer soll 2022 in die Massenproduktion gehen. Samsung hat sogar eine I-Cube8-Lösung mit zwei Logik-Dies + 8 HBMs vorbereitet, die sich noch in der Entwicklungsphase befindet und voraussichtlich Ende 2022 offiziell auf den Markt kommen soll.
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Verpackungslösungen von 2D bis 3,5D / Samsung

Neben 2D-, 2.5D- und 3D-IC-Technologie entwickelt Samsung auch eine neue 3.5D-Packaging-Technologie.Dieses System-in-Package wird auch gestapelte benutzerdefinierte DRAM- oder SRAM-Dies hinzufügen, um eine höhere Leistung und Dichte zu erreichen.

Zusammenfassung

Bei der Entwicklung von integriertem 2,5D/3D-Multichip- oder Multi-Chiplet-System-on-Chip stoßen Designer oft auf technische Hindernisse, die beim traditionellen Single-Chip-Design selten sind, wie beispielsweise zusätzliche Schnittstellen-IP oder potenzieller Stromverbrauch. Zu diesem Zeitpunkt werden Samsung, TSMC und Intel, das gerade in IDM 2.0 eingetreten ist, auch heterogene Designmethoden und -tools bereitstellen, um Designer bei der Bewältigung dieser Herausforderungen zu unterstützen. Im Zuge des allgemeinen Trends zur heterogenen Integration werden Gießereien auch mehr Servicemodelle anbieten, indem sie Paketierungs-, Test- und One-Stop-Design-Services hinzufügen.